平衡構造に基づく階層テストにおけるテストプラン生成法

URI http://harp.lib.hiroshima-u.ac.jp/hiroshima-cu/metadata/4745
File
Title
平衡構造に基づく階層テストにおけるテストプラン生成法
Title Alternative
A Method of Test Plan Generation in Hierarchical Test Based on Balanced Structure
Author
氏名 川原 侑大
ヨミ カワハラ ユウダイ
別名 KAWAHARA Yudai
氏名 市原 英行
ヨミ イチハラ ヒデユキ
別名 ICHIHARA Hideyuki
氏名 井上 智生
ヨミ イノウエ トモオ
別名 INOUE Tomoo
Subject
階層テスト生成
テストプラン
データパス
平衡構造
テスト実行時間
Abstract

大規模集積回路に対するテスト生成を効率良く行う方法として,階層テスト生成[2],[4],[5],[7],[10]がある.従来の階層テスト生成では,レジスタ転送レベルデータパスのモジュールごとにテスト生成を行うのが一般的であった.本論文では,階層テスト生成をより効率良く行うために,平衡構造となる部分回路を階層の単位とした階層テスト生成を提案する.これにより,テストプラン生成が容易になり,またテスト実行時間の削減が期待できる.本論文では,この利点をいかし,テスト実行時間を効果的に削減するテストプランを生成するためのヒューリスティックアルゴリズムを提案する.また,実験結果では,提案手法がテスト実行時間を削減できることを示す. / Hierarchical test generation is an efficient method of test generation for VLSI circuits. Traditional hierarchical test generators perform test generation for each module in the register-transfer level circuits. In this paper, we present a hierarchical test generation method which generates test-patterns for each balanced sub-circuit. Accordingly, the method can reduce the cost of test plan generation as well as the test application time. We propose a heuristic algorithm for generating test plans which can reduce the test application time based on our hierarchical test generation method. Experimental results show that our method can effectively generate test plans with small test application time.

Journal Title
情報処理学会研究報告. SLDM, [システムLSI設計技術]
Volume
2006
Issue
126
Spage
23
Epage
28
Published Date
2006-11-28
Publisher
情報処理学会
ISSN
09196072
NCID
AA11451459
Language
jpn
NIIType
Technical Report
Text Version
出版社版
Rights
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hiroshima-cu