論理回路に対するテストコスト削減法 : テストデータ量及びテスト実行時間の削減

URI http://harp.lib.hiroshima-u.ac.jp/hiroshima-cu/metadata/4751
File
Title
論理回路に対するテストコスト削減法 : テストデータ量及びテスト実行時間の削減
Title Alternative
Test Cost Reduction for Logic Circuits : Reduction of Test Data Volume and Test Application Time
Author
氏名 樋上 喜信
ヨミ ヒガミ ヨシノブ
別名 HIGAMI Yoshinobu
氏名 梶原 誠司
ヨミ カジハラ セイジ
別名 KAJIHARA Seiji
氏名 市原 英行
ヨミ イチハラ ヒデユキ
別名 ICHIHARA Hideyuki
氏名 高松 雄三
ヨミ タカマツ ユウゾウ
別名 TAKAMATSU Yuzo
Subject
論理回路
テストコスト
テストコンパクション
テストコンプレッション
テスト実行時間削減
Abstract

論理回路の大規模化とともに,テストコストの増大が深刻な問題となっている.特に大規模な論理回路では,テストデータ量やテスト実行時間の削減が,テストコスト削減の重要な課題である.本論文では,高い故障検出率のテストパターンをできるだけ少ないテストベクトル数で実現するためのテストコンパクション技術,付加ハードウェアによるテストデータの展開・伸長を前提に圧縮を行うテストコンプレッション技術,及び,スキャン設計回路におけるテスト実行時間削減技術について概説する.

Description Peer Reviewed
Journal Title
電子情報通信学会論文誌. D-I, 情報・システム, I-情報処理
Volume
J87-D-I
Issue
3
Spage
291
Epage
307
Published Date
2004-03-01
Publisher
電子情報通信学会
ISSN
09151915
NCID
AA11341020
Language
jpn
NIIType
Journal Article
Text Version
出版社版
Rights
copyright©2004 IEICE
Relation URL
Old URI
Set
hiroshima-cu