ホールド機能を考慮した順序回路の部分スキャン設計法

URI http://harp.lib.hiroshima-u.ac.jp/hiroshima-cu/metadata/4951
ファイル
タイトル
ホールド機能を考慮した順序回路の部分スキャン設計法
別タイトル
A Partial Scan Design Method for Sequential Circuits with Hold Registers
著者
氏名 佐野 ちいほ
ヨミ サノ チイホ
別名 SANO Chiiho
氏名 三原 隆宏
ヨミ ミハラ タカヒロ
別名 MIHARA Takahiro
氏名 井上 智生
ヨミ イノウエ トモオ
別名 INOUE Tomoo
氏名 K.DAS Debesh
ヨミ
別名 K.DAS Debesh
キーワード
ホールドレジスタ
無閉路順序回路
最大展開モデル
組合せテスト生成
部分スキャン
抄録

本論文では, ホールド機能をもつレジスタ(ホールドレジスタ)を考慮した順序回路の部分スキャン設計法を提案する.無閉路順序回路のテスト生成は, すべての極大展開モデルに対し, 組合せ回路用のテスト生成アルゴリズムでテスト生成を行えば十分である.そこで, 極大展開モデルが唯一となる(最大展開モデルをもつ)ような順序回路のクラスを提案する.更に, 一般の順序回路から最大展開モデルが存在する無閉路順序回路に変更する部分スキャン設計法について, スキャンハードウェアオーバヘッドを最小にするスキャンレジスタ選択問題を定式化し, その問題を解くヒューリスティックアルゴリズムを提案する.これにより, 部分スキャン設計におけるスキャンハードウェアオーバヘッドは, ホールドレジスタを含まない順序回路に比べ小さく実現可能である.

査読の有無
掲載雑誌名
電子情報通信学会論文誌. D-I, 情報・システム, I-情報処理
J83-D-I
9
開始ページ
981
終了ページ
990
出版年月日
2000-09-25
出版者
電子情報通信学会
ISSN
110003184532
NCID
AA11341020
本文言語
日本語
資料タイプ
学術雑誌論文
著者版フラグ
出版社版
権利情報
copyright©2000 IEICE
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区分
hiroshima-cu