ホールド機能を考慮した順序回路のテスト容易化設計法

URI http://harp.lib.hiroshima-u.ac.jp/hiroshima-cu/metadata/5303
File
Title
ホールド機能を考慮した順序回路のテスト容易化設計法
Title Alternative
A Partial Scan Design Method for Sequential Circuits with Hold Registers
Author
氏名 佐野 ちいほ
ヨミ サノ チイホ
別名 SANO Chiiho
氏名 井上 智生
ヨミ イノウエ トモオ
別名 INOUE Tomoo
氏名 DAS Debesh K
ヨミ
別名
氏名 藤原 秀雄
ヨミ フジワラ ヒデオ
別名 FUJIWARA Hideo
Subject
ホールドレジスタ
無閉路順序回路
最大展開モデル
組合せテスト生成
部分スキャン
Abstract

本稿では, ホールド機能を持つレジスタ(ホールドレジスタ)を考慮した順序回路のテスト容易化設計法を紹介する. 無閉路順序回路のテスト生成は, 全ての極大展開モデルに対して行えば十分である。そこで, 極大展開モデルが唯一となる(最大展開モデルを持つ)ような順序回路のクラスを提案する. 更に, 一般の順序回路から最大展開モデルが存在する無閉路順序回路に変更する部分スキャン設計法について, スキャンハードウェアオーバヘッドを最小にするスキャンレジスタ選択問題を定式化し, その問題を解くヒューリスティックアルゴリズムを提案する. これにより, 部分スキャン設計におけるスキャンハードウェアオーバヘッドは, 既に提案されているホールドレジスタを有する順序回路に比べ, より小さく実現可能である. / In this paper, we present a method of test generation for sequential circuits with Hold registers. Test generation can be performed for acyclic sequential circuits by using maximal time-expansion models. We propose a new class of sequential circuits which has maximum time-expansion model. In general, the hardware overhead for partial scan based on the proposed structure is smaller than that based on sequential circuits without hold registers, Furthermore, we formulate a problem for finding an optimal partial scan registers with minimum hardware overhead and we present a heuristic algorithm for the problem.

Journal Title
情報処理学会研究報告. 設計自動化研究会報告
Volume
99
Issue
12
Spage
43
Epage
50
Published Date
1999-02-04
Publisher
社団法人情報処理学会
NCID
AN1011091X
NAID
110002930598
Language
jpn
NIIType
Technical Report
Text Version
出版社版
Rights
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Set
hiroshima-cu