並列テスト生成におけるテストパターン数について

URI http://harp.lib.hiroshima-u.ac.jp/hiroshima-cu/metadata/5326
File
Title
並列テスト生成におけるテストパターン数について
Title Alternative
On the Test Set Size in Parallel Test Generation
Author
氏名 井上 智生
ヨミ イノウエ トモオ
別名 INOUE Tomoo
氏名 藤原 秀雄
ヨミ フジワラ ヒデオ
別名 FUJIWARA Hideo
Subject
テスト生成
並列処理
マルチプロセッサ
故障並列法
テストパターン数
Abstract

本稿では,並列テスト生成において生成されるテストパターン数について考察する.複数のプロセッサで同時にテストパターンを生成する並列テスト生成では,一台のプロセッサによる処理に比べて多くのテストパターンを生成する傾向にある.本稿では,生成されるテストパターン数とそのパターンによって検出される故障数との関係を定式化し,並列テスト生成によって生成されるテストパターン数を解析する.さらに,プロセッサ間通信の生成されるテストパターン数への影響について解析し,効果的な通信方法を示す. / In this paper, we consider the test set size produced in parallel test generation for logic circuits. Since in a multiple processor system, each processor generates test-patterns independently and simultaneously, the total set of test-patterns tends to be larger than that generated by a single processor system. In this paper, we formulate the relation between the number of generatd test-patterns (test set size) and the number of faults detected by the patterns, and analyze the total number of test-patterns produced in parallel test generation. Further, we analyze the influence of communication among processors on the number of test-patterns, and show an effective method of communication which can obtain a small size of test set in parallel test generation.

Journal Title
情報処理学会研究報告. 設計自動化研究会報告
Volume
93
Issue
94
Spage
91
Epage
98
Published Date
1993-10-28
Publisher
社団法人情報処理学会
NCID
AN1011091X
NAID
110002930397
Language
jpn
NIIType
Technical Report
Text Version
出版社版
Rights
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hiroshima-cu