部分スルー可検査性に基づく順序回路のテスト生成法

URI http://harp.lib.hiroshima-u.ac.jp/hiroshima-cu/metadata/6411
ファイル
タイトル
部分スルー可検査性に基づく順序回路のテスト生成法
別タイトル
Test Generation for Sequential Circuits with Partial Thru Testability
著者
氏名 岡 伸也
ヨミ オカ ノブヤ
別名 OKA Nobuya
氏名 OOI Chia Yee
ヨミ
別名
氏名 市原 英行
ヨミ イチハラ ヒデユキ
別名 ICHIHARA Hideyuki
氏名 井上 智生
ヨミ イノウエ トモオ
別名 INOUE Tomoo
氏名 藤原 秀雄
ヨミ フジワラ ヒデオ
別名 FUJIWARA Hideo
キーワード
スルー可検査性
無閉路可検査性
テスト容易化設計
時間展開モデル
組合せテスト生成アルゴリズム
抄録

無閉路可検査順序回路は実用的にテスト容易な順序回路であり,その一つのクラスとして完全スルー可検査順序回路がある.完全スルー可検査性に基づくテスト容易化設計では,完全スキャン設計に比べて小さい面積オーバヘッドでテスト実行時間の小さいテスト系列を生成できる.本論文では,無閉路可検査性を満たす新たな順序回路のクラスとして,部分スルー可検査順序回路を提案し,部分スルー可検査順序回路に対するテスト生成法,並びに,部分スルー可検査性に基づくテスト容易化設計法を示す.部分スルー可検査性は,完全スルー可検査性のスルー機能に関する十分条件を緩和することで定義され,よって,部分スルー可検査順序回路のクラスは完全スルー可検査順序回路のクラスを真に包含する.実験により,部分スルー可検査性に基づくテスト容易化設計は,完全スルー可検査性に基づくそれに比べて実用的に更なる面積オーバヘッドの削減が可能なだけでなく,テスト実行時間も削減可能であることを示す.

査読の有無
掲載雑誌名
電子情報通信学会論文誌. D, 情報・システム
J92-D
12
開始ページ
2207
終了ページ
2216
出版年月日
2009-12-01
出版者
社団法人電子情報通信学会
ISSN
1880-4535
NCID
AA12099634
NAID
110007482414
本文言語
日本語
資料タイプ
学術雑誌論文
著者版フラグ
出版社版
権利情報
copyright©2009 IEICE
関連URL
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区分
hiroshima-cu