部分スルー可検査性に基づく順序回路のテスト生成法
URI | http://harp.lib.hiroshima-u.ac.jp/hiroshima-cu/metadata/6411 | ||||||||||||||||||||||||||||||
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ファイル |
J92-D_12 _2207.pdf
( 427.0 KB )
公開日
:2010-04-13
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タイトル |
部分スルー可検査性に基づく順序回路のテスト生成法
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別タイトル |
Test Generation for Sequential Circuits with Partial Thru Testability
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著者 |
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キーワード |
スルー可検査性
無閉路可検査性
テスト容易化設計
時間展開モデル
組合せテスト生成アルゴリズム
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抄録 |
無閉路可検査順序回路は実用的にテスト容易な順序回路であり,その一つのクラスとして完全スルー可検査順序回路がある.完全スルー可検査性に基づくテスト容易化設計では,完全スキャン設計に比べて小さい面積オーバヘッドでテスト実行時間の小さいテスト系列を生成できる.本論文では,無閉路可検査性を満たす新たな順序回路のクラスとして,部分スルー可検査順序回路を提案し,部分スルー可検査順序回路に対するテスト生成法,並びに,部分スルー可検査性に基づくテスト容易化設計法を示す.部分スルー可検査性は,完全スルー可検査性のスルー機能に関する十分条件を緩和することで定義され,よって,部分スルー可検査順序回路のクラスは完全スルー可検査順序回路のクラスを真に包含する.実験により,部分スルー可検査性に基づくテスト容易化設計は,完全スルー可検査性に基づくそれに比べて実用的に更なる面積オーバヘッドの削減が可能なだけでなく,テスト実行時間も削減可能であることを示す. |
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査読の有無 |
有
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掲載雑誌名 |
電子情報通信学会論文誌. D, 情報・システム
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巻 |
J92-D
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号 |
12
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開始ページ |
2207
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終了ページ |
2216
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出版年月日 |
2009-12-01
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出版者 |
社団法人電子情報通信学会
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ISSN |
1880-4535
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NCID |
AA12099634
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NAID |
110007482414
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本文言語 |
日本語
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資料タイプ |
学術雑誌論文
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著者版フラグ |
出版社版
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権利情報 |
copyright©2009 IEICE
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関連URL | |||||||||||||||||||||||||||||||
旧URI | |||||||||||||||||||||||||||||||
区分 |
hiroshima-cu
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