低消費電力設計とそのテスタビリティに関する考察

URI http://harp.lib.hiroshima-u.ac.jp/hiroshima-cu/metadata/6558
File
Title
低消費電力設計とそのテスタビリティに関する考察
Title Alternative
Testability of Low Power Designed Circuits
Author
氏名 上田 祐彰
ヨミ ウエダ ヒロアキ
別名 UEDA Hiroaki
氏名 樹下 行三
ヨミ キノシタ コウゾウ
別名 KINOSHITA Kozo
Subject
CMOS論理回路
ローパワー設計
テスタビリティ
トランスダクション法
Abstract

本論文は消費電力低減化手法によって生成された論理回路のテスト容易性について考察したものである.まず,消費電力低減化手法PORTを冗長信号線の除去が可能になるように拡張した手法PORT-2を提案し,ベンチマーク回路に対する実験により冗長除去を行わない手法PORTと提案手法PORT-2との比較検討を行う.続いて,PORT-2によって変換された回路のテスト容易性について考察する.テスタビリティに関するパラメータとしては,単一縮退故障に対するテストベクトル数,回路内のパスの総数について考え,平均消費電力低減化手法によって変換された回路と,変換前の回路における各パラメータを比較した.また,回路の動作速度に影響を与えるパラメータして最長パスの長さを考え,消費電力低減化との関係についても考察した.実験結果では,PORT-2を適用することにより,単一縮退故障に対するテストベクトル数は減少するが,最長パスの長さ,パスの総数は増加することが示された.また,各パラメータに制限を加えてPORT-2を実行した結果,パスの総数を制限すると,平均消費電力の削減率が著しく低下することが示された.

Description Peer Reviewed
Journal Title
電子情報通信学会論文誌. D-I, 情報・システム, I-コンピュータ
Volume
J79-D-1
Issue
12
Spage
1030
Epage
1036
Published Date
1996-12-20
Publisher
社団法人電子情報通信学会
ISSN
0915-1915
NCID
AN10071319
NAID
110003315633
Language
jpn
NIIType
Journal Article
Text Version
出版社版
Rights
copyright©1996 IEICE
Relation URL
Old URI
Set
hiroshima-cu