低消費電力設計とそのテスタビリティに関する考察

URI http://harp.lib.hiroshima-u.ac.jp/hiroshima-cu/metadata/6558
ファイル
タイトル
低消費電力設計とそのテスタビリティに関する考察
別タイトル
Testability of Low Power Designed Circuits
著者
氏名 上田 祐彰
ヨミ ウエダ ヒロアキ
別名 UEDA Hiroaki
氏名 樹下 行三
ヨミ キノシタ コウゾウ
別名 KINOSHITA Kozo
キーワード
CMOS論理回路
ローパワー設計
テスタビリティ
トランスダクション法
抄録

本論文は消費電力低減化手法によって生成された論理回路のテスト容易性について考察したものである.まず,消費電力低減化手法PORTを冗長信号線の除去が可能になるように拡張した手法PORT-2を提案し,ベンチマーク回路に対する実験により冗長除去を行わない手法PORTと提案手法PORT-2との比較検討を行う.続いて,PORT-2によって変換された回路のテスト容易性について考察する.テスタビリティに関するパラメータとしては,単一縮退故障に対するテストベクトル数,回路内のパスの総数について考え,平均消費電力低減化手法によって変換された回路と,変換前の回路における各パラメータを比較した.また,回路の動作速度に影響を与えるパラメータして最長パスの長さを考え,消費電力低減化との関係についても考察した.実験結果では,PORT-2を適用することにより,単一縮退故障に対するテストベクトル数は減少するが,最長パスの長さ,パスの総数は増加することが示された.また,各パラメータに制限を加えてPORT-2を実行した結果,パスの総数を制限すると,平均消費電力の削減率が著しく低下することが示された.

査読の有無
掲載雑誌名
電子情報通信学会論文誌. D-I, 情報・システム, I-コンピュータ
J79-D-1
12
開始ページ
1030
終了ページ
1036
出版年月日
1996-12-20
出版者
社団法人電子情報通信学会
ISSN
0915-1915
NCID
AN10071319
NAID
110003315633
本文言語
日本語
資料タイプ
学術雑誌論文
著者版フラグ
出版社版
権利情報
copyright©1996 IEICE
関連URL
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区分
hiroshima-cu