現在プロセッサには高性能と低消費エネルギーの両立が求められている.しかし,現在広く用いられているDVSのような電源電圧に依存した低消費エネルギー手法では将来的にエネルギー削減効率が低下する.そこで電源電圧に依存しないアーキテクチャレベルの低消費エネルギー手法であるVSP(Variable Stages Pipeline)を提案する.VSPは動的にパイプライン段数を変更して実行時間を削減すると同時に,LDS-cell(Latch D-FF Selector-cell)と呼ばれる素子を用いてステージ統合時に増加する組合せ回路内のグリッチを緩和することで高性能と低消費エネルギーの両立をはかる.本論文では実際にLDS-cel1のレイアウトを行った.またVSP手法を用いたプロセッサを設計し,他の低消費エネルギー手法を用いたプロセッサと比較した.その結果,VSP手法を用いたプロセッサは,低消費エネルギーモードにおいて,従来手法と比較して高性能と低消費エネルギーの両立が達成できることが分かった. / Recently, in the field of mobile computing, the achievement of low energy computing and high performance computing is required simultaneously. Dynamic Voltage Scaling (DVS) is a current mayor technique to realize this requirement. However, the lower the chip voltage becomes in the future, the less energy saving we get by DVS. Accordingly we propose Variable Stages Pipeline (VSP) processor which has a feature of a unifying pipeline stages by the use of flipflop called LDS-cell which has an ability to act as a latch or flipflop. We show that VSP processor can achieve lower energy computing and higher performance computing than a DVS processor on low energy mode.