PARSアーキテクチャの詳細設計に関する一考察

URI http://harp.lib.hiroshima-u.ac.jp/hiroshima-cu/metadata/6699
File
Title
PARSアーキテクチャの詳細設計に関する一考察
Title Alternative
The Detailed Design of the PARS Architecture
Author
氏名 谷川 一哉
ヨミ タニガワ カズヤ
別名 TANIGAWA Kazuya
氏名 吉田 哲生
ヨミ ヨシダ テツオ
別名 YOSHIDA Tetsuo
氏名 児島 彰
ヨミ コジマ アキラ
別名 KOJIMA Akira
氏名 弘中 哲夫
ヨミ ヒロナカ テツオ
別名 HIRONAKA Tetsuo
氏名 吉田 典可
ヨミ ヨシダ ノリヨシ
別名 YOSHIDA Noriyoshi
Abstract

本研究では1サイクルごとにハードウェアの構成を変更できる再構成型コンピュータとしてPARSアーキテクチャを提案している.そのPARSアーキテクチャを評価するために, PARSアーキテクチャのプロトタイプマシンをVerilog-HDLを使用して設計した.本稿ではその詳細について述べる.今回設計したプロトタイプマシンは8ビットの演算を実行する再構成型演算ユニットを72個搭載し, それらを再構成するのに必要な構成情報は4096ビットであった.また本稿では, 設計したプロトタイプマシンのVerilog-HDLの記述を使用し, 論理シミュレーションによって性能を評価した.その結果1サイクルあたりの再構成型演算ユニットの平均使用率は35%であった. / We have proposed the PARS Architecture as a reconfigurable computer which enables single-cycle reconfiguration. To evaluate this architecture, we design a prototype machine of the architecture with Verilog-HDL. This paper describes its details. The prototype machine comprises 72 reconfigurable execution units which execute 8 bits operations, and the code size for reconfiguration is 4096 bits. Also, this paper describes performance evaluation of the prototype machine by gate-level simulation with Verilog-HDL. The result shows the utilization of reconfigurable execution units at 1 cycle is about 35% of the number of all units.

Journal Title
情報処理学会研究報告. 計算機アーキテクチャ研究会報告
Volume
2001
Issue
76
Spage
31
Epage
36
Published Date
2001-07-25
Publisher
社団法人情報処理学会
ISSN
09196072
NCID
AN10096105
Language
jpn
NIIType
Technical Report
Text Version
出版社版
Rights
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Set
hiroshima-cu