スーパスカラ・プロセッサ用データ・キャッシュの実現方式の検討

URI http://harp.lib.hiroshima-u.ac.jp/hiroshima-cu/metadata/6734
File
Title
スーパスカラ・プロセッサ用データ・キャッシュの実現方式の検討
Title Alternative
Study of Implimentation Method of Data Cache for Superscalar Processors
Author
氏名 佐々木 敬泰
ヨミ ササキ タカヒロ
別名 SASAKI Takahiro
氏名 土江 竜雄
ヨミ ツチエ タツオ
別名 TSUCHIE Tatsuo
氏名 弘中 哲夫
ヨミ ヒロナカ テツオ
別名 HIRONAKA Tetsuo
氏名 児島 彰
ヨミ コジマ アキラ
別名 KOJIMA Akira
Abstract

スーパスカラ・プロセッサでは, スーパスカラ度に見合う十分なデータ供給バンド幅を確保するため, ロード/ストア・ユニットの多重化を行う. しかし同一サイクルに多重度分のロード/ストア命令を実行できなければ多重化したロード/ストア・ユニットに見合った性能向上は望めない. そこで, 複数のロード/ストア命令に対応できるマルチポートのデータ・キャッシュの実現方式について検討する. / To achieve enough data bandwidth balanced with superscalar degree, the load/store units must be multiplied. However if we don't have enough data bandwidth to process the load/store instructions provided by the multiple load/store unit every clock cycle, the multiplied load/store unit will be useless. This paper discuss the technique to implement multiport data cache that supplies enough bandwidth for multipled load/store requests.

Journal Title
情報処理学会研究報告. 計算機アーキテクチャ研究会報告
Volume
96
Issue
80
Spage
215
Epage
220
Published Date
1996-08-27
Publisher
社団法人情報処理学会
ISSN
0919-6072
NCID
AN10096105
NAID
110002775362
Language
jpn
NIIType
Technical Report
Text Version
出版社版
Rights
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Set
hiroshima-cu