ホールド機能を考慮した順序回路の部分スキャン設計法
URI | http://harp.lib.hiroshima-u.ac.jp/hiroshima-cu/metadata/4951 | ||||||||||||||||||||||||
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File |
j83-d1_9_981.pdf
( 560.0 KB )
Open Date
:2009-12-04
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Title |
ホールド機能を考慮した順序回路の部分スキャン設計法
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Title Alternative |
A Partial Scan Design Method for Sequential Circuits with Hold Registers
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Author |
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Subject |
ホールドレジスタ
無閉路順序回路
最大展開モデル
組合せテスト生成
部分スキャン
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Abstract |
本論文では, ホールド機能をもつレジスタ(ホールドレジスタ)を考慮した順序回路の部分スキャン設計法を提案する.無閉路順序回路のテスト生成は, すべての極大展開モデルに対し, 組合せ回路用のテスト生成アルゴリズムでテスト生成を行えば十分である.そこで, 極大展開モデルが唯一となる(最大展開モデルをもつ)ような順序回路のクラスを提案する.更に, 一般の順序回路から最大展開モデルが存在する無閉路順序回路に変更する部分スキャン設計法について, スキャンハードウェアオーバヘッドを最小にするスキャンレジスタ選択問題を定式化し, その問題を解くヒューリスティックアルゴリズムを提案する.これにより, 部分スキャン設計におけるスキャンハードウェアオーバヘッドは, ホールドレジスタを含まない順序回路に比べ小さく実現可能である. |
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Description Peer Reviewed |
有
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Journal Title |
電子情報通信学会論文誌. D-I, 情報・システム, I-情報処理
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Volume |
J83-D-I
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Issue |
9
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Spage |
981
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Epage |
990
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Published Date |
2000-09-25
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Publisher |
電子情報通信学会
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ISSN |
110003184532
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NCID |
AA11341020
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Language |
jpn
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NIIType |
Journal Article
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Text Version |
出版社版
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Rights |
copyright©2000 IEICE
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Relation URL | |||||||||||||||||||||||||
Old URI | |||||||||||||||||||||||||
Set |
hiroshima-cu
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