近年,携帯機器などの機能向上が激しく,これに用いられるプロセッサは,高性能化と低消費エネルギーの両立を要求されている.我々は,これに応える1方式としてVLIWバックエンド上に異なる命令セットのSMT (Simultaneous Multi-Threading)を構成するOROCHIプロセッサを提案し開発を行っている.プロセッサを実装するにあたり,その独特な構造による性能と面積のトレードオフが多数存在しており,それらを適切に実装しなければ,本来のパフォーマンスを得ることができない.本稿では,これら性能と面積のトレードオフについてまとめ,その中の特徴の異なるスレッド間の競合によるキャッシュヒット率の評価を行うとともに,他のスレッドのパイプラインのストールがどの程度影響を与えているか評価を行う. / Recently, mobile devices have many functionalities and these applications require high performance and low power consumption to processors used in them. As one method to answer these situations, we are developing the OROCHI processor which composes SMT (Simultaneous Multi-Threading) of a different instruction sets on the VLIW backend. This processor has many trade offs of the performance and the area by the unique structure. To get the maximum performance, they need appropriately implementation. In this paper, we describe these trade offs. And, we evaluate the data cache hit rate by influence of conflict between threads which have the different feature and the effect by pipeline stalls of another thread.