部分スルー可検査性に基づく順序回路のテスト生成法
URI | http://harp.lib.hiroshima-u.ac.jp/hiroshima-cu/metadata/6411 | ||||||||||||||||||||||||||||||
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File |
J92-D_12 _2207.pdf
( 427.0 KB )
Open Date
:2010-04-13
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Title |
部分スルー可検査性に基づく順序回路のテスト生成法
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Title Alternative |
Test Generation for Sequential Circuits with Partial Thru Testability
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Author |
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Subject |
スルー可検査性
無閉路可検査性
テスト容易化設計
時間展開モデル
組合せテスト生成アルゴリズム
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Abstract |
無閉路可検査順序回路は実用的にテスト容易な順序回路であり,その一つのクラスとして完全スルー可検査順序回路がある.完全スルー可検査性に基づくテスト容易化設計では,完全スキャン設計に比べて小さい面積オーバヘッドでテスト実行時間の小さいテスト系列を生成できる.本論文では,無閉路可検査性を満たす新たな順序回路のクラスとして,部分スルー可検査順序回路を提案し,部分スルー可検査順序回路に対するテスト生成法,並びに,部分スルー可検査性に基づくテスト容易化設計法を示す.部分スルー可検査性は,完全スルー可検査性のスルー機能に関する十分条件を緩和することで定義され,よって,部分スルー可検査順序回路のクラスは完全スルー可検査順序回路のクラスを真に包含する.実験により,部分スルー可検査性に基づくテスト容易化設計は,完全スルー可検査性に基づくそれに比べて実用的に更なる面積オーバヘッドの削減が可能なだけでなく,テスト実行時間も削減可能であることを示す. |
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Description Peer Reviewed |
有
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Journal Title |
電子情報通信学会論文誌. D, 情報・システム
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Volume |
J92-D
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Issue |
12
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Spage |
2207
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Epage |
2216
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Published Date |
2009-12-01
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Publisher |
社団法人電子情報通信学会
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ISSN |
1880-4535
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NCID |
AA12099634
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NAID |
110007482414
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Language |
jpn
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NIIType |
Journal Article
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Text Version |
出版社版
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Rights |
copyright©2009 IEICE
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Relation URL | |||||||||||||||||||||||||||||||
Old URI | |||||||||||||||||||||||||||||||
Set |
hiroshima-cu
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